Intel眼裡的下一代晶體管，GAA的繼任者

在近期舉辦的VLSI
技術和電路研討會上，專家們深入探討了最近的技術進步，並展望了將在不久的將來過渡到生產的研究工作。其中，來自英特爾組件研究小組的 Marko
Radosavljevic 在題為“Advanced Logic Scaling Using Monolithic 3D
Integration”的演講中提供了有關 3D 設備製造開發狀態的最新信息。

儘管仍有重大挑戰有待解決，但 Marko 提供了一個令人信服的觀點，即 3D 器件拓撲將成為新興的環柵（納米片/納米帶）器件的繼任者。

本文總結了 Marko 演講的亮點。

Marko 首先簡要回顧了導致當前 FinFET 器件和即將推出的 GAA 拓撲的最新工藝技術發展。下面的第一張圖列出了這些器件縮放特性，而下一張圖顯示了 FinFET 和 GAA 器件堆棧的橫截面圖。（圖中顯示了四個垂直納米片，用於相鄰的 nFET 和 pFET 器件。）

與 FinFET 的“三柵極”表面相比，GAA 拓撲改進了器件漏電流控制。（通常會集成額外的製程工程步驟，以減少最低納米片底部和襯底之間的器件柵極材料的襯底表面泄漏電流。）

此外，如下圖所示，GAA 光刻和製造在堆疊中納米片的寬度方面提供了一些靈活性。與 FinFET 器件的量化寬度 (w=(2*h)+t) 不同，設計人員在針對特定 PPA 目標優化電路方面將具有更大的靈活性。

上圖還強調了一些 GAA 工藝挑戰，特別是與 FinFET 製造相比獨特的步驟：

初始 Si/SiGe 外延疊層
犧牲（sacrificial）SiGe的部分凹陷蝕刻，暴露Si層的末端以用於源極/漏極節點的外延生長

FinFET 還使用選擇性外延來擴展 S/D 節點——然而，鰭片已經暴露在柵極的任一側。GAA 器件需要對散布的 SiGe 層進行非常精確的橫向蝕刻，以在 S/D 外延之前暴露 Si 表面。

去除剩餘的犧牲（sacrificial） SiGe 以“釋放”納米片表面（由 S/D Epi 支持）
在所有納米片表面上精確沉積柵極氧化物和周圍的柵極金屬

請注意，在上圖中，將沉積多種金屬柵極成分，以針對不同的器件 Vt 閾值提供不同的功函數表面電位。

3D 設備

在此背景下，Marko 分享了下圖，表明下一個工藝路線圖器件演變將是 3D 堆疊納米帶，利用在橫向 pFET 和 nFET 器件製造中獲得的工藝開發經驗。3D 堆疊器件通常表示為“CFET”（complementary FET）結構。

下圖說明了與橫向納米片布局相比，垂直器件堆疊能夠給邏輯單元和 SRAM 帶來顯著的微縮（a 1-1-1 device configuration for the transfer gate-pullup-pulldown in the 6T cell）。

下圖擴展了上面的邏輯反相器（logic inverter）布局，以橫截面顯示器件。注意為器件提供 VDD 和 VSS 的埋入式電源軌 (BPR)。此外，請注意接觸蝕刻和金屬填充所需的重要縱橫比。

CFET 研發計劃

實際上，有兩種非常不同的 CFET 器件製造方法正在評估中——“順序”（sequential）和“單片”（monolithic，或自對準）。

1.順序 3D 堆疊

下圖說明了順序處理流程。首先製造底部器件，然後粘合（變薄的）襯底以製造頂部器件。氧化物介電層沉積並拋光在起始襯底上，用於鍵合工藝，並用作器件之間的電隔離。底部器件的存在限制了可用於頂部器件製造的熱預算。

研究人員特別感興趣的是，這種方法為兩種器件類型提供了利用不同襯底材料（以及可能不同的器件拓撲）的機會。例如，下圖顯示了一個（頂部）pFET，它使用 Ge 襯底中的納米片器件製造，（底部）nFET 使用 FinFET 結構。

在上面的示例中，Ge 納米片中的 pFET 將使用 Ge/SiGe 層的起始堆疊製造，SiGe 再次用作源極/漏極生長和納米片釋放的犧牲支撐。與 Si 相比，該技術選項將利用 Ge 中更高的空穴遷移率。

分隔兩個器件層的鍵合電介質厚度是一個關鍵的工藝優化參數——薄層可降低寄生互連電阻和電容，但需要無缺陷。

2.自對準單片 3D 堆疊

下圖顯示了單片自對準 CFET 結構的橫截面，以及高級工藝流程描述。（中間的 SiGe 層是犧牲的。）

上圖中突出顯示的單片垂直器件結構獨有的兩個關鍵工藝步驟是不同的 nFET 和 pFET S/D 外延生長和柵極功函數金屬沉積。

下圖說明了兩種器件類型的 S/D 外延生長過程。頂部器件納米帶在底部器件 S/D 外延生長之前接收阻擋層。然後，去除該阻擋層，露出頂部納米帶的末端，並生長頂部器件 S/D 外延。該圖還包括確認 p-epi 和 n-epi 區域沒有從其他外延生長步驟接收摻雜劑。

下圖描述了柵極金屬沉積的順序。隨後去除最初沉積在兩種器件類型上的金屬，用於隨後沉積用於第二（頂部）nFET的不同功函數柵極金屬。

說明單片 nFET 和 pFET 的多個 Vt 器件特性範圍的實驗數據如下所示。

儘管 CFET 器件技術有望在即將到來的納米帶工藝節點上繼續改進 PPA，但關鍵考慮因素將是 CFET 器件拓撲的最終成本。Marko 介紹了以下成本估算比較，這是與 IC Knowledge LLC 合作的一部分。類別細分為：光刻、沉積、蝕刻、CMP、計量和其他。請注意，CFET 示例包括 BPR 分佈，為信號路由開闢了額外的單元軌道。導致順序 CFET 成本差異的主要因素是晶圓鍵合和單獨的頂部器件處理。