自稱中國一站式IP和定製芯片領軍企業的芯動科技宣布，正式加入UCIe產業聯盟，推動Chiplet(小芯片/芯粒)標準化。同時，芯動科技自研的首套跨工藝、跨封裝物理層兼容UCIe國際標準的Innolink Chiplet解決方案，已在全球範圍內率先兼容各種應用場景，並成功商用落地。
今年3月份，Intel、台積電、三星、日月光、AMD、ARM、高通、Google、微軟、Meta(Facebook)等行業巨頭聯合，打造了全新的通用芯片互聯標準——UCle。
芯動科技隨後宣布，率先推出國產自主研發的物理層兼容UCIe國際標準的IP解決方案“Innolink Chiplet”，是國內首套跨工藝、跨封裝的Chiplet連接解決方案，並且在先進工藝上量產驗證成功。
據芯動科技Chiplet架構師高專介紹，芯動科技在Chiplet技術領域積累了大量的客戶應用需求經驗，並且和台積電、Intel、三星、美光等業界領軍企業有密切的技術溝通和合作探索，兩年前就開始了Innolink Chiplet的研發工作，率先明確Innolink B/C基於DDR的技術路線，並於2020年的Design Reuse全球會議上首次向業界公開Innolink A/B/C技術。
得益於正確的技術方向和超前的布局規劃，Innolink的物理層與UCIe的標準保持一致，成為國內始發、世界先進的自主UCIe Chiplet解決方案。
芯動科技在Innolink-B/C方案中採用了DDR的方式實現，提供基於GDDR6/LPDDR5技術的高速、高密度、高帶寬連接方案。
標準封裝使用MCM傳統基板或短距PCB，作為Chiplet互聯的介質，具備成本便宜、集成容易等特點，同時搭配先進封裝比如Silicon Interposer，具備密度高、功耗低、成本高等特點。
目前，Innolink Chiplet方案不僅用在風華1號數據中心GPU上，實現了性能翻倍，還被授權給了眾多合作夥伴和客戶。
通過復用芯動科技的國產Innolink Chiplet技術，芯片設計企業和系統廠商能夠快速便捷地實現多Die、多芯片之間的互連，有效簡化了設計流程。
目前，芯動科技科已經掌握了GDDR6/6X、LPDDR5/5X、DDR5/4、HBM3/HBM2E、32G/56G SerDes、基板和Interposer設計方案、高速信號完整性分析、先進工藝封裝、測試方法等等世界前沿的核心技術，並且經過大量客戶需求落地和量產驗證迭代，累計流片200次以上的驗證經驗，高端IP出貨超60億顆的量產應用。
尤其在DDR系列高帶寬技術上，芯動科技以先進FinFet工藝量產了全球最快的LPDDR5/5X/DDR5 IP一站式解決方案，首次在普通PCB長距離上，實現內存顆粒過10Gbps的訪問速率。
