芯東西 12 月 24 日報道，隨着芯片製程演進愈加艱難，晶體管微縮正面臨物理極限的天花板。但英特爾、東京電子等芯片供應鏈巨頭已將製程路線圖推進到埃米一級（1 Å=0.1nm=10^-10 m），甚至計劃在原子級別上構建新的晶體管。
今年以來，台積電、英特爾、三星等半導體巨頭都在晶體管結構和二維半導體材料領域發布了重量級的研究成果，誰也不肯落後對手一步。台積電在 5 月份剛剛發布用半金屬鉍解決二維半導體材料高電阻問題的研究，英特爾就在剛剛結束的 IEEE 國際電子器件會議（International Electron Devices Meeting，IEDM）上發布了基於另外兩種半金屬的二維半導體材料研究。
此外，英特爾、三星和 IBM 也在 IEDM 這一頂級半導體、電子論壇上發表了新的晶體管研究進展。隨着芯片製程的不斷演進，誰能先對手一步實現晶體管微縮，誰就能掌握未來芯片乃至科技領域的話語權，這場競爭甚至可能決定誰是未來十年的芯片霸主。
芯東西將通過今年最新的晶體管結構和二維半導體材料研究進展，揭示在埃米級別的晶體管結構，呈現這場凝聚人類技術結晶的競爭。
01.從平面到立體，英特爾實現 55nm 柵極間距自對準 3D 晶體管
晶體管作為芯片中最基本的單元，其結構革新一直是芯片製程演進的重要方向。作為此前的芯片霸主，英特爾一直在探索最新的芯片製程。
在英特爾內部，有一個名為英特爾組件研究的部門專註於前沿研發，該團隊被稱作“英特爾技術研發部門中的研究團隊”，也是今年在 IEDM 會議上英特爾論文的作者。
今年 IEDM 英特爾在硅基 3D 堆疊的 RibbonFET 晶體管結構和依序堆疊的 CFET 晶體管結構上都取得了研究進展，為了方便理解，英特爾給出了一個比較詳細的演進過程。
自 2011 年 FinFET 結構被推出以來，晶體管結構就從平面逐漸走向了 3 維，這也是行業中普遍採用的一種方案。
▲ 傳統的平面晶體管結構（左）和 FinFET 晶體管結構（右）（圖片來源：英特爾）
今年 7 月，英特爾公布了自己的 RibbonFET 晶體管結構以及新的製程命名方案。RibbonFET 是英特爾對 Gate All Around（GAA，全環繞柵極）晶體管的實現，計劃被用於英特爾 20A 節點上。
▲ RibbonFET 晶體管結構（圖片來源：英特爾）
雖然今年英特爾才正式發布了 RibbonFET 晶體管結構，但其實英特爾早已開始探索和研究將 PMOS 和 NMOS 兩極垂直堆疊的晶體管結構，這種結構使晶體管面積縮小了一半。
一般來說，實現 3D 堆疊的方式有兩種。一種是依序（sequential），即先把下面一層做好，在做上一層實現堆疊結構；第二種是自對準（Self-aligned），可以直接在一片晶圓上同時進行兩層晶體管的製造。
自對準相比依序方法，其實現難度更高、工序更加複雜，但是應用這種方法大規模生產的晶體管製造時間和成本更低。
早在 2019 年，英特爾就發布了一篇將硅基 PMOS 堆疊在氮化鎵 NMOS 的研究。同時，英特爾還推出了一種將鍺基（Ge）RibbonFET PMOS 依序堆疊在了硅基 FinFET NOMS 上的 CFET（互補場效應晶體管）結構。
▲ 英特爾 2019 年發布的兩種晶體管結構（圖片來源：英特爾）
2020 年，英特爾實現了 3D 堆疊的 multi-RibbonFET 硅晶體管，而且這是採用了自對準的工藝，這代表英特爾不用先後製作上下部分進行封裝，而是同時堆疊製造上下晶體管，減少了製作工序、時間和成本。
▲ 採用自對準技術的 3D 堆疊 multi-RibbonFET 硅晶體管（圖片來源：英特爾）
今年的 IEDM 上，英特爾再次發表了有關硅基 3D 堆疊的 RibbonFET 晶體管結構和依序堆疊的 CFET 晶體管結構研究。其中，英特爾依序實現的 CFET 晶體管達到了“創紀錄”的性能，而自對準 multi-RibbonFET 硅晶體管實現了 55nm 的柵極間距。
英特爾稱，這種 3D 堆疊實現了 30%-50% 的面積提升。英特爾製造、供應鏈和營運集團副總裁兼戰略規劃部聯席總經理盧東暉曾感慨，為了實現晶體管微縮，各個公司簡直用盡了元素周期表上的元素，很多新材料就連自己這樣的材料學博士也沒有接觸過。
▲ 英特爾分別用依序和自對準實現的技術突破（圖片來源：英特爾）
02. 東京電子路線圖直指 0.7nm，IBM、三星聯合發布新晶體管結構
除了英特爾，台積電、三星、IMEC（比利時微電子研究中心）、IBM 等廠商和科研機構都在研發新的晶體管結構。
2017 年，IMEC 首次公開提出 Forksheet 器件結構用來微縮 SRAM，2019 年 IMEC 又將這一器件結構用在邏輯芯片標準單元中。仿真結果顯示，Forksheet 已比傳統納米片有 10% 的速度增益。
根據東京電子今年 10 月發布的邏輯芯片路線圖來看，這種 Forksheet 器件結構將用於 1.4nm 節點上，其芯片密度將是 2nm 的 1.65 倍。
▲ 東京電子從 FinFET 到第二代 CFET 的邏輯芯片路線圖（圖片來源：東京電子）
今年的 IEDM 會議上，IBM 和三星共同宣布了一種新的垂直晶體管架構 VTFET。
由於 FinFET 晶體管性能受到嚴重的縮放限制，VTFET 則保持了良好的靜電和寄生參數，在同等功率下 VTFET 晶體管提供了縮放 FinFET 晶體管 2 倍的性能，而在等效頻率下，VTFET 可以節省 85% 的功率。
IBM 稱，這種新的晶體管結構能夠使半導體器件持續微縮、提升手機使用時間、降低加密採礦等能源密集型流程功耗，以及使物聯網和邊緣設備能夠在更多樣的環境中運行等。
▲ IBM / 三星的 VTFET 晶體管結構和 FinFET 晶體管結構對比（圖片來源：IBM）
03. 台積電率先突破高電阻難題，英特爾製備方法兼容當前產線
除了晶體管結構，新材料是維持製程演進的另一關鍵因素。當前晶體管中電流通道往往採用硅基材料，但是硅基材料的問題在於不斷微縮後會出現量子效應，難以適用於更小的晶體管中。
相比硅基材料，二維半導體材料天生具有實現先進製程的潛力。目前，較有代表性的二維半導體材料是過渡金屬硫化物（TMD），如二硫化鎢（WuS2）、二硫化鉬（MoS2）等。
▲ r-TMD 薄膜的結構（圖片來源：Nature）
而二維半導體材料應用面臨的最大障礙是其獨特結構帶來的高電阻、低電流困難以及如何兼容當前工藝流程進行大規模批量生產等問題。
今年 5 月份，台積電、中國台灣大學和麻省理工學院聯合在 Nature 上發表了用半金屬鉍作為接觸電極的研究，在單層 MOS2 上實現了 123 微歐姆米的接觸電阻率和 1135μA/μm 的電流密度，實現了在電阻率和電流密度上的突破。這使二維半導體尺寸有望接近量子極限，成為 1nm 製程的關鍵技術突破。
▲ 具有單層半導體（MoS2）的二維場效應晶體管原理圖（圖片來源：Nature）
英特爾在二維半導體材料的研究上也不甘落後，在今年的 IEDM 會議上，其發布了採用銻（Sb）和釕（Ru）用作 NOMS 和 PMOS 接觸電極的研究。憑藉該研究，英特爾將晶體管通道從 FinFET 結構的 15nm 縮短到了 5nm。
英特爾還製作了四種 TMD 薄膜，分別是 MoS2、WS2、WSe2 和 MoSe2，以測試這些二維半導體材料的性能。最重要的是這四種二維半導體材料薄膜都是在 BEOL（后道工序）環境中生長的，其生長溫度從 300°C 到 1000°C，與當前的大規模生產方法兼容。
▲ 英特爾二維半導體薄膜（來源：IEEE）
04. 結語：先進製程帶來更優成本、良率，未來競爭將愈加激烈
隨着晶體管結構從 FinFET 到 CFET，雖然不同廠商的方案不同，但整體來說晶體管結構越來越立體，並進行 3D 堆疊以節省芯片面積；材料則逐步變為二維，以保持微縮。
但是就像英特爾盧東暉說得那樣，工業生產中最重要的問題並不是有沒有，而是如何讓新技術最大程度兼容現有的產線設備，實現良率和成本的最優解。
反過來，製程工藝的迭代也會帶來成本和良率上的升級，因此儘管芯片製程的演進確實越來越困難，但人們對於更高性能、更低成本的追求不會改變。可以預見，在未來，先進製程的競爭將愈加激烈。