台積電披露未來的研發計劃

據semiwiki報道，在最近的VLSI技術與電路研討會上，台積電研發高級副總裁YJ Mii博士發表了題為“Semiconductor
Innovations, from Device to
System”的演講。該演示文稿提供了對台積電未來研發計劃的見解，超越了當前的路線圖。還強調了正在研究的技術的相關挑戰。本文總結了 Mii
博士的精彩演講。

Mii 博士首先對未來終端市場的增長進行了預測，並強調了持續提高高性能計算吞吐量的必要性和對能效的關注。對於 HPC 的需求，他分享了一個“數字數據熱潮”的預測，如下圖所示。例如，“智能”工廠預計每天收集、監控和分析 1 PB 的數據。

他進一步指出，機器學習（訓練和推理）對上述應用的支持的作用同樣預計也會擴大，這對 HPC 吞吐量提出了進一步的要求。Mii 博士評論說，這些 HPC 要求將繼續推動研發工作，以提高半導體工藝路線圖和先進（異構）封裝技術中的邏輯密度。

下圖則展示了台積電對電源效率的不懈關注。

所示架構不僅說明了 5G（很快，6G）將在我們使用的設備中普及的程度，而且還說明了“邊緣數據中心”的運營。與 HPC 應用程序一樣，機器學習算法的影響將無處不在，需要關注功率效率。

最近的技術創新

在介紹台積電的一些研發項目之前，Mii 博士簡要總結了最近的半導體工藝技術創新。

在節點 N7+ 引入 EUV 光刻

台積電錶示，台積電的 N7+ 技術於 2019 年第二季度開始量產，是首個將客戶產品大批量投放市場的 EUV 工藝。採用 EUV 技術的 N7+ 工藝建立在台積電成功的 7nm 節點之上，為 6nm 和更先進的技術鋪平了道路。其中，台積電 Fab 15 是N7+ EUV 的生產基地。

他們進一步指出，N7+ 量產是 Fab 15 中有史以來最快的量產之一。它的產量與已經量產一年多的原始 N7 工藝相似。在N7+ 引入EUV的時候，台積電的 EUV 工具已達到生產成熟度，工具可用性達到了大批量生產的目標目標，日常操作的輸出功率超過 250 瓦。

據台積電在早前的技術大會上介紹，統計全球已經安裝的EUV光刻機系統中，他們擁有了其中的 55%。他們進一步指出，公司將在 2024 年擁有ASML下一個版本的最先進芯片製造工具——high-NA EUV。

據anandtech報道，如今，最先進的芯片採用 5/4 納米級工藝製造，使用 EUV 光刻 ASML 的 Twinscan NXE:3400C（和類似）系統，該設備具有 0.33的數值孔徑 (NA) 光學器件，可提供 13 nm 分辨率。該分辨率對於 7 nm/6 nm 節點（間距為 36 nm ~ 38 nm）和 5nm 節點（間距為 30 nm ~ 32 nm）的單模式方法來說已經足夠好了。但隨着間距低於 30 nm（超過 5 nm 節點），13 nm 分辨率可能需要雙光刻曝光，這將在未來幾年內使用。

因此對於后 3nm 節點，ASML 及其合作夥伴正在開發一種全新的 EUV 工具——Twinscan EXE:5000 系列——具有 0.55 NA（high-NA）鏡頭，能夠實現 8nm 分辨率，預計可避免在 3 nm 及以上使用多重圖案。新的high-NA掃描儀仍在開發中，預計它們將非常複雜、非常大且價格昂貴——每台的成本將超過 4 億美元。高數值孔徑不僅需要新的光學器件，還需要新的光源，甚至需要新的晶圓廠大樓來容納更大的機器，這將需要大量投資。

“台積電將在 2024 年引入high-NA EUV 掃描儀，以開發客戶所需的相關基礎設施和圖案化解決方案，以推動創新，”台積電研發高級副總裁 YJ Mii 在台積電硅谷技術研討會上表示。Mii沒有透露該設備何時用於大規模生產，該設備是用於製造更小更快芯片的第二代極紫外光刻工具。台積電的競爭對手英特爾公司表示，它將在 2025 年之前將這些機器投入生產，並且它將是第一個收到該機器的公司。

用於提高載流子遷移率的 SiGe pFET 溝道

按照台積電所說，在他們的7nm節點之前，硅一直是所有 CMOS 技術世代的首選晶體管溝道材料。但到了台積電的 5nm 技術，他們率先以 SiGe 作為 p 型 FinFET 溝道材料，以用於先進邏輯生產技術。台積電強調，公司還在積極探索替代晶體管溝道材料，為高性能和低功耗器件設計提供額外自由度。硅鍺和鍺是台積電探索性研究工作的例子，這些工作已被廣泛發表，並在某些情況下被公認為國際會議的亮點。

從上圖可以看到，高遷移率溝道晶體管改進了驅動電流（+18%）。一開始，有人評論說這可能是鍺溝道（fin），但考慮到 Ge 和 Si 之間的晶格不匹配以及會產生的位錯，我們似乎更有可能擁有類似的 PMOS SiGe 溝道，台積電上面的介紹說明了這點。與 IBM 聯盟的平面柵極優先 HKMG 部件中使用的相比，含有高達 40% 的 Ge。

分析表示，在平面版本中，epi-SiGe 首先生長，然後在 NMOS 區域中去除，在這種情況下只有 3-5 nm。如果有源fin高度約為 55 nm，總fin高度約為 120 nm，這是一個不同的挑戰，但考慮到台積電在納米片器件上的所有工作，現在可以認為他們可以對 SiGe 與 Si 進行了非常選擇性的蝕刻。不過，對台積電而言，後續更大的問題是，如果使用這種方法，SiGe fin將比Si fin高几十納米，增加了後續加工的複雜性。

相關分析進一步指出，為了使fin保持在同一水平，我想我們可以對 N 或 P 區域進行蝕刻，然後進行 Si 或 SiGe 外延加 CMP（或選擇性外延？），具體取決於蝕刻的區域；這似乎也不簡單。而且我認為我們會對 Si 和 SiGe 鰭片進行單獨的fin定義蝕刻，這聽起來也很混亂——也許fin蝕刻現在也是 EUV實現？

設計技術協同優化 (DTCO)

Mii 博士強調了工藝技術開發如何演變為更加重視 DTCO，評估工藝複雜性和設計改進之間的權衡已成為工藝開發的一個組成部分。他強調了最近採用的有源柵極接觸和單擴散中斷工藝步驟作為示例。他補充說：“DTCO 的工作不僅限於邏輯設計——存儲器和模擬電路也是 DTCO 評估的關鍵方面。”

台積電錶示，設計技術協同優化誠如其字面所示就是設計與製程技術尋求整合式的優化，來改善效能、功耗效率、電晶體密度、以及成本，在支援新的製程技術時通常歷經重大的架構創新，而非提供與前一代技術完全相同的結構，僅有做到更小而已。

他們指出，DTCO的果實絕非唾手可得，製程研發團隊與設計研發團隊一開始就必須攜手合作，針對下一世代技術的定義進行設計技術協同優化，兩個團隊必須保持開放的心態，探索設計創新與製程能力的可能性，許多創新的想法都在這個階段被提出來，其中有些想法可能太積極而無法藉由既有技術實現，有些想法初步看起來可能很有潛力，但是結果卻沒那麼實用，設計技術協同優化的目的就在於定義真正有意義的調整，超越單純的幾何微縮，進而達成提升效能、功耗、面積的目標。

完成設計技術協同優化的參數定義之後，下一步則是尋出“製程窗口”的極限，藉由密集來回的互動過程調整，定義製程的範圍邊界以達成最佳的效能、功耗、面積，並仍可以高良率大量生產。

為了確保設計技術協同優化創新帶來的效能、功耗、面積優勢能夠應用在客戶的產品上，台積公司與開放創新平台聯盟之電子設計自動化夥伴攜手合作，使用的工具能夠精準符合新的製程設計法則，充分利用新的技術優化來進行設計最佳化並達成效能、功耗、面積的目標。

關於台積電對DTCO的看法，參考文章《台積電官方科普：什麼是DTCO？》

2nm時候引入的納米片

台積電的 N2 是一個全新的平台，廣泛使用 EUV 光刻技術，並引入了 GAAFET（台積電稱之為納米片晶體管）以及背面供電。新的環柵晶體管結構具有廣為人知的優勢，例如大大降低了漏電流（現在柵極圍繞溝道的所有四個邊）以及調節溝道寬度以提高性能或降低功耗的能力. 至於背面電源軌，它通常旨在為晶體管提供更好的電力輸送，為後端 (BEOL) 中電阻增加的問題提供解決方案。新的電源傳輸旨方案在提高晶體管性能並降低功耗

從功能集的角度來看，台積電的 N2 看起來是一項非常有前途的技術。至於實際數字，台積電承諾 N2 將讓芯片設計人員在相同功率和晶體管數量下將性能提升 10% 至 15%，或者在相同頻率和複雜度下將功耗降低 25% 至 30%，同時，與N3E 節點相比，芯片密度增加了 1.1 倍以上。

與 N3E 相比，台積電 N2 節點帶來的性能提升和功耗降低與代工廠的新節點通常帶來的效果一致。但所謂的芯片密度提升（應該反映晶體管密度增益）僅略高於 10% ，這並不是特別鼓舞人心，特別是考慮到與普通 N3 相比，N3E 已經提供了略低的晶體管密度。

未來半導體技術創新

在演講中，Mii博士隨後介紹了針對未來應用需求的幾項半導體技術研發工作。

他首先談到的就是CFET (complementary FET)。

經過幾十年的平面 FET 器件技術，FinFET 也經歷了相當長的壽命，從 N16/N12 到 N7/N6 到 N5/N4 到 N3/N3E。看看基於納米片器件的工藝節點如何發展將會很有趣。從Mii 博士的介紹我們可以看到，在納米片之後，台積電專註於 CFET 器件的引入。

如下圖所示，CFET 工藝保留了環柵納米片的優點，但垂直製造了 pFET 和 nFET 器件。（圖中pFET在底部，nFET在頂部。）

在上面描述的反相器邏輯門的橫截面中，突出顯示了兩個器件的公共柵極輸入和公共漏極節點。下圖擴展了 CFET 器件堆疊所帶來的工藝開發挑戰，特別是對高縱橫比蝕刻和相關金屬溝槽填充的需求，以實現上面強調的垂直連接。

現在，研究 CFET 工藝開發的不同研究人員一直在追求兩條路徑：一種“順序”（sequential）工藝，其中 pFET 和 nFET 器件使用用於頂部器件製造的上部減薄襯底實現，該襯底在底部器件製造後接合到起始襯底，中間有一個介電層；

一種“單片”（monolithic）工藝，其中有一組外延層用於襯底上的所有器件。在工藝複雜性和熱預算、設備性能優化（在順序流程中使用多種基板材料）以及兩種方法之間的成本方面存在權衡。

雖然 Mii 博士沒有具體說明，但有關high AR 蝕刻和金屬填充的評論表明，台積電的研發重點是單片 CFET 工藝技術。

有關CFET的更多介紹，參考文章《1nm后的晶體管，imec將CFET納入路線圖》

其次，二維晶體管材料是台積電關注的另一個方向。

有積極的研究評估用於場效應晶體管溝道的“后硅”材料。如下所示，隨着器件柵極長度和溝道體厚度的減小，2D 材料提供了改善載流子遷移率和亞閾值斜率的潛力（具有更低的漏電流和更低的 VDD 操作的潛力）。

2D 工藝開發的主要挑戰之一是為器件源極/漏極節點提供低接觸電阻連接。Mii 博士分享了台積電研究人員先前發表的結果，重點介紹了對鉍 (Bi) 和銻 (Sb) 的評估——與之前發表的工作相比，Rc 降低了 5 倍，如下所示。

在2021年，中國台灣大學、台積電與麻省理工學院（MIT）共同發表研究，首度提出利用“半金屬鉍”（Bi）作為二維材料的接觸電極，可大幅降低電阻並提高電流，使其效能幾與硅一致，有助實現未來半導體1納米的挑戰。

此次由台大、台積電與麻省理工學院（MIT）共同發表的研究，首先由美國麻省理工團隊發現在二維材料上搭配半金屬鉍（Bi）的電極，能大幅降低電阻並提高傳輸電流。隨後台積電技術研究部門（Corporate Research）將鉍（Bi）沉積製程進行優化，台大團隊並運用氦離子束微影系統（Helium-ion beam lithography）將元件通道成功縮小至納米尺寸，終於獲得這項突破性的研究成果。

台大電機系暨光電所吳志毅教授進一步說明，使用鉍為接觸電極的關鍵結構后，二維材料電晶體的效能不但與硅基半導體相當，又有潛力與目前主流的硅基製程技術相容，有助於未來突破摩爾定律的極限。雖然目前還處於研究階段，但該成果能替下世代芯片提供省電、高速等絕佳條件，未來可望投入人工智能、電動車、疾病預測等新興科技的應用。

第三，BEOL 互連架構。

後端互連的縮放面臨著現有（鑲嵌：damascene）銅線效率較低的挑戰。鑲嵌溝槽中的Cu擴散阻擋層（Cu diffusion barrier，例如，TaN）和粘附襯墊（adhesion liner，例如，Ta）佔據了按比例縮放的導線橫截面的增加百分比。Cu 沉積晶粒尺寸（deposition grain size ）也受到限制，導致更大的電子散射（electron scattering）和更高的電阻率。下圖突出了台積電為引入一種新的（subtractive-etched）BEOL 技術所做的研發工作。

通過subtractive metal 工藝，引入了製造導線之間電介質的新機會——上圖說明了相鄰電介質內的“air gap”橫截面。

台積電卓越科技院士暨研發副總余振華在之前曾表示，台積的3D Fabric平台已建立且率先進入新階段，已從異構整合、系統整合到現在的系統微縮，相關發展類似系統單芯片（SoC）的微縮，講究效能耗能與尺寸微縮，系統微縮新階段則是追求更高系統效能、更低耗能，以及更緊密尺寸變成體積上的精進。

余振華提到，異構整合技術在台積電從倡議到開花結果，已變成業界新顯學，將能為半導體提供更多價值。相信不論前段製程或後段製程產業都樂見半導體的這樣的發展。台積電也觀察到，目前系統微縮類似SoC已從過去在效能、功耗及面積進一步升級，轉為追求體積微縮。

不過，相關技術發展也有兩大挑戰，第一個是成本控制，在成本控制上，因為先進封裝是微米等級，但目前製程早已進入納米，製程整合若運用台積BEOL前段製程或傳統封裝設備切入都需要改善，比如銅製程設備成本就是一個挑戰，控制不是問題，但導線寬度大小、時間消耗都較多是成本問題。

第二則是精準度，余振華說，借重BEOL前段製程來說，相關材料成本控制與效率是挑戰，但若用傳統後段的設備來做，則有精準度的挑戰，這兩種挑戰都是希望產業上下游一起來努力，也由SEMI扮演中間者來共同推進。

有關BEOL,請參考文章《1nm的關鍵技術，IMEC公布新進展》。

最後，台積電談到了二維導體（2D conductors）。