Locuza詳解英特爾Sapphire Rapids的多芯片互連設計

英特爾即將推出代號為“Sapphire Rapids”的企業級至強可擴展處理器,且其核心數有望高達 60 。有趣的是,在 ISSCC 2022 的演示文稿中,英特爾已分享過分辨立案率的芯片圖。可知如此多的核心,是通過 EMIB 互連的四個裸片實現的。

1-1.jpg

不過為了幫助大家更好的了解其功能結構,熱心的 @Locuza 等網友,還是認真地給原圖添加了詳細的註釋。

可知 Sapphire Rapids 芯片中的每四個 Tile,都是一組成熟的多核處理器,包含了 CPU 內核、集成的北橋、內存、PCIe 接口,以及平台所需的其它 IO 。

1.png

而將 4-Tiles 結合到一起的,則是一共五組 EMIB 橋接器。這使得裸片中的 CPU 內核能夠透明地訪問 I/O,以及透明地控制任何其它裸片的存儲。

從邏輯上來講,英特爾 Sapphire Rapids 與競爭對手 AMD 的 Naples 大同小異,後者使用了 Infinity Fabric over package(IFOP)來互連四組 8 核心的 Zeppelin 芯片。

1-2.jpg

不過這裡的努力,似乎是為了最大限度地減少一種封裝互連,轉向基於硅橋的高帶寬、低延遲方案,且它們之間有着高密度的微觀布線(類似於中介層)。

每個芯片的平面圖,和過去幾代的英特爾企業級處理器也非常相似。該公司擅長使用 Mesh 互連,並將各種 IP 塊放置在環形總線的網格中。

2-1.jpg

網狀網絡是環形總線和全點對點互連的中間地帶,網格中的每個單獨組件都可稱作瓦片(Tile)。

每 Tile 集成了 15 個 Golden Cove 高性能 CPU 核心(P 核),輔以 2MB L2 專用緩存 + 1.875MB 的末級緩存切片,而 28.125MB 的 L3 緩存則由 60 個核心所共享(總緩存達到 112.5 MB)。

2.png

每個芯片還具有一個內存控制器塊,帶有 128-bit DDR5 物理層(包含 ECC 就是 160-bit)。該接口可控制雙 DDR5 通道,相當於四組 @ 40-bit 子通道。

封裝中共支持 8 個 DDR5 通道(16 個子通道),且 Sapphire Rapids 的 PCIe / CXL 接口規模異常龐大,每個裸片都有一個 PCI-Express Gen 5 + CXL 1.1 根複合體(具有 32 個通道 / 128 條 PCIe 5.0 或 CXL 1.1 通道)。

2-2.jpg

至於加速器瓦片,則包含了英特爾的數據流加速器(DSA)、快速輔助技術(QAT)、以及 DLBoost 2.0(可用於加速深度學習神經網絡構建和訓練的硬件組件)。

最後一塊瓦片包含了 24x UPI 連接,可用於插槽之間的互連。四組核心中都包含了這個,意味着 Sapphire Rapids 芯片最可組建 8 路計算平台。

(0)
上一篇 2022-02-21 16:56
下一篇 2022-02-21 17:55

相关推荐