在帕特·基辛格的帶領下，英特爾推出的 12 代 Alder Lake 處理器已經取得了巨大的成功。與此同時，該公司也在努力展望未來技術。比如近日於網絡上復現的一項專利，就暗示了這家芯片巨頭或藉助“堆疊叉片式”（Stacked Forksheet）晶體管技術來延續摩爾定律。
環柵（Gate-All-Around）晶體管或是英特爾延續摩爾定律的一個關鍵
為了應對 AMD 銳龍 CPU 競品在台式機市場的大翻盤，英特爾正借 12 代 Alder Lake 處理器終結這一局面。炒作之餘，英特爾仍需一些時日來重新摘取芯片製造的王冠。
過去幾月，該公司陸續公布了多項新工藝和封裝技術。其中包括新型 3D 晶體管、Foveros 封裝 / 邏輯集成、以及 EMIB 嵌入式多芯片互聯橋接等。
最新曝光的專利文檔表明，英特爾正在醞釀所謂的“堆疊叉片式晶體管”新技術，且有望成為在 3nm 以下工藝節點有效延續“摩爾定律”的一個關鍵。
專利本身為提及任何有關“功率性能面積”（PPA）改進的聲明，但確實揭示了英特爾如何設想一種垂直堆疊的 CMOS 架構。
簡而言之，該機構可在未來設計中實現更高的晶體管密度。然而在製造複雜性上，它也將付出巨大的代價。
英特爾指出，想要進一步縮小晶體管的話，需在半導體堆疊時將特徵尺寸最小化、以及相關特徵間距上予以權衡。
據悉，英特爾正在探索所謂“納米帶”（Nanoribbon）晶體管的概念，特點是能夠作為介電分離層的鍺薄膜的相互堆疊。
如此一來，該公司便能夠將 PMOS 和 NMOS 晶體管更緊密地封裝到一起，而不會影響它們的運行。
如若一切順利，此舉有望讓基礎 CMOS 器件的佔地面積至少減半，從而讓未來集成電路的密度輕鬆翻倍。
正如 Tom’s Hardware 指出的那樣，比利時一支名叫 Imec 的研究團隊，也探索了一個類似的“互補場效應晶體管”（簡稱 CFET）的概念，並在 2nm 工藝節點上開展了模擬。
結果顯示，與傳統納米片設計相比，其速度提升了 10% / 能效提升了 24%，同時單元面積減少了 20%、可將 CPU 緩存的佔用空間大減 30% 。
Imec 的這項研究，可追溯到 2019 年。且其製造的組件，並非完全由納米片 / 納米帶晶體管製成。
相反，它們是由底部的 FinFET 層 + 頂部的單層納米片製成，因而英特爾的新版本完全有可能取得更好的成績。
作為參考，台積電聲稱其即將推出的 3nm 工藝節點可較 5nm 帶來 10~15% 的性能提升 / 高達 30% 的能效改進，CPU 內核邏輯 / SRAM 密度也可提升 70% / 20% 。