AMD 剛剛進一步詳細介紹了未來的多層小芯片設計技術，可知相關技術將集成到下一代處理器中，比如即將推出的 Zen 3“3D V-Cache”衍生版本。在近日舉辦的 HotChips 33 年度會議上，該公司談到了現有的小芯片設計、以及多層芯片堆疊技術的未來發展方向。
期間談到了已經或即將推出的各種產品，包括正在開發中的基於小芯片封裝架構的 14 款 SKU 。
結合 2D / 2.5D 和 3D 設計的下一代多層小芯片設計
AMD 表示，根據實際產品的不同需求（包括性能、功耗、面積和成本），該公司將靈活選擇封裝和小芯片架構。
2021 年內，AMD 將首次推出 3D Chiplet 設計。此前，我們已在消費級和服務器產品線上看到了 2D / 2.5D 封裝。
到哪隨着 3D V-Cache 技術的引入，我們終於邁入了 3D 小芯片堆疊設計的新時代。
AMD Zen 3 處理器將率先擁抱這項技術，主要是在 Zen 3 CCD 主芯片上方堆疊了 SRAM 緩存。
此外 3D 小芯片技術還增加了互連密度，同時保持了較低的功耗和面積佔用。
AMD 還分享了如何將 3D V-Cache 技術集成到 Zen 3 CCD 上的一些細節。
其中包括了使用 3D 微突（Micro Bump）和硅通孔（TSV）互連方案，結合全新的親水介電鍵合與 Direct CU-CU 鍵合技術。
WCCFTech 指出，得益於同台積電的深度合作設計與共同優化，新技術可將兩個單獨的小芯片粘合到一起。
據 AMD 所述，混合鍵合的間距僅為 9u 。後端類似於硅通孔，且略小於英特爾的 Forveros 互連（間距 10u）。
得益於此，其達成了至少三倍於 Micron Bump 3D 方案的互連效能，密度是它的 15 倍以上。
此外由於降低了 TSV 電容和電感，3D 小芯片設計還帶來了更好的信號 / 功率表現。
AMD 強調，在 CPU 上方集成緩存，只是其 3D 堆疊願景的一個開始。
展望未來，該公司還計劃利用 3D 堆疊技術，實現核心 + 核心、以及 IP + IP 的堆疊。
等到 Macroblocks 也能夠 3D 堆疊那天，事情一定會變得更加瘋狂。
